Xilinx JESD204B仿真问题

最近准备弄弄JESD204B，网上资料比较少，所以想把自带的仿真跑起来，看看时序什么的，但是出现如下错误，希望弄过的给点经验，不限于仿真，能够有更深入的介绍最好，不胜感激。控制这块我看历程用的是EDK，这个自己写控制程序麻烦吗，难点或者需要注意的事项是什么。
在ISE13.4环境，生成JESD204B核，设置如下：

添加自带的仿真文件，用自带的isim仿真，出现如下提示：
Compiling module pselect_f(C_AB=5,C_AW=5,C_BAR=32...
Compiling module pselect_f(C_AB=5,C_AW=5,C_BAR=32...
Compiling module pselect_f(C_AB=5,C_AW=5,C_BAR=32...
Compiling module address_decoder(C_NUM_ADDRESS_RA...
ERROR:Simulator:807 - Variable declaration assignments are only allowed at the module level or if the variables are automatic
Process "Simulate Behavioral Model" failed

如果用modelsim仿真，提示如下错误：
# ** Error: ipcore_dir/jesd/example_design/pselect_f.v(145): (vlog-LRM-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
# ** Error: ipcore_dir/jesd/example_design/pselect_f.v(151): (vlog-LRM-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
# ** Error: D:/modeltech_10.0c/win32/vlog failed.
         我的理解是generate在modelsim仿真时不可用，但是modelsim不是支持SystemVerilog的吗?
generate
if (C_AB > 0) begin : XST_WA
assign CS = (A[0:C_AB - 1] == BAR[0:C_AB - 1]) ? AValid : 1'b0 ;
end
endgenerate;

generate
if (C_AB == 0) begin : PASS_ON_GEN
assign CS = AValid ;
end
endgenerate;

小编你好，我最近也准备调试JESD204B，我用的版本是ISE14.3，但是我生成IP核（IP核版本2.2）后，没有任何仿真文件。这个是和IP核或者ISE软件版本有关吗?还有对于FPGA来说，SYSREF这个信号是通过普通IO口输入就行了吗?

同在用这个接口的adc

小编，您好！
我最近也在看JESD204B，我用的是ISE14.7，但JESD204B上面是带锁的，是否是我的license有问题，还是这个Core需要购买的，我只是想学习，请问，你的Core是软件自带的吗，还是需要什么License的。谢谢！

VERY GOOD

请问你们用的ip核是在官网上下载的吗?还是什么?想做一做仿真

   vivado自带ip，可以仿真，调试的话需要去申请评估版license或者购买正式版license

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