微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > GTX的约束文件编写

GTX的约束文件编写

时间:10-02 整理:3721RD 点击:
gtx使用CPLL时钟,vivado中约束文件为

,出现错误

,请问该如何解决该错误呢

求助助助

把约束导入看下,就小编目前给的东西来看,只能给你说,违背bufg布线规则,不在一个半部,或者需要修改ip生成的时钟布局,或者是因为布线的gtxcomm 和  channel 时钟存在问题,对着datasheet看下,就可以解决,这个不是什么难题,

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top