DC综合建立时间的关键路径分析
时间：10-02
整理：3721RD
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有没有人遇到在DC综合后分析建立时间时序，关键路径时序违例是因为起始点是在时钟的下降沿开始驱动的，但是设计中都是时钟上升沿触发的。在线等待各位大牛解惑！先行谢过！
多半是generated clock没约束对，把你时钟约束发上来看看
有半周期约束吧?或者RTL里时钟信号通过了反相器。
好东西，顶一下。
不是各位朋友的提的问题那样，但最后发现问题所在，建议以后在设置delay时，慎重使用附带的语法。
学习。
学习学习
可不可以具体说一下