请教SystemVerilog中Interface的modport结合generate的用法

考虑这样一个interface：

1. interface test_interface #(
   
2.     parameter MODP_CNT = 3
   
3. );
   
4.     wire[MODP_CNT-1:0][3:0] portsig_array;
   
5.     genvar iport;
   
6.     generate
   
7.         for (iport = 0; iport < MODP_CNT; iport++) begin:MODPORT_GEN
   
8.             wire[3:0] portsig = portsig_array[iport];
   
9.             modport testport(output portsig);
   
10.         end
    
11.     endgenerate
    
12. endinterface

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该代码可通过modelsim和quartusII的编译，但因为其中的modport在generate块中声明，在想引用该modport的module中却不知以何种语法引用，试过类似verilog语法的

1. test_interface.MODPORT_GEN[0].testport

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，但很不幸的无法编译通过。不知是否有合适的语法可以引用呢?