基于FPGA的乘法器的设计

[attach]629977[/attach]求助各位大神，小生在用原理图设计乘法器的时候，在一些地方有些疑惑，图中的E是怎样计算出来的，这种图形之后是怎么进行压缩合并的?如何实现压缩过程。我也知道是要用到CSA或者是4-2压缩器，部分积已经求出来了，之后的符号扩展不知道怎么弄，求打什么指导下，最好可以画个原理图看看，谢谢了

百度：booth，华莱士树（Wallace tree），乘法器。
或找硬件算法方面的书，例如，Israel Koren的书Computer Arithmetic Algorithms。本论坛好像有。

找篇硕士论文，肯定就可以了，不少硕士论文就讲得很清楚。

第一次听说FPGA设计还需要设计乘法器。