求助，$signed在实际电路中要怎么改才可以在板子上跑？

求大神们帮帮忙吧

verilog中直接用signed不能仿真综合吗?为啥要改?

代码贴上来

正数不变，负数取反加1；
我自己都不知道回答了你的什么问题，我没明白你的问题。
你是用matlab设计的滤波器，然后用matlab产生的VHDL/Verilog模块，再在FPGA中仿真，结果不正确，因为有signed?

verilog 2001本来就有$signed, 直接用就好。 但不要混用，signed的数，从定义到计算过程中的其他变量，全部都要转成$signed类型。