FPGA时钟输出问题，低电平下不来

如题，20M以上时钟的低电平就下不来了，50M的时候，就如同在交流时钟信号上叠加了一个直流电平一样，请问这样的时钟会影响ADC工作吗?ADC芯片是不是采用时钟信号的边沿工作?对这个边沿的摆幅有影响吗?    另外我也看了ADC的数据手册，没有找到高低电平的幅度要求啊。就是类似于低电平不能高于多少，高电平不能低于多少这种要求。
    求各位大侠帮忙解答。谢谢！

自顶一下，该不会是我用的示波器带宽不够吧。350M的

先断开FPGA输出时钟带的负载看看，一般FPGA输出50M时钟没有问题的。350M带宽比20M高了一个数量级应该没有问题。

你好！感谢回复！我是时钟输出引脚直接接的示波器，示波器的输入阻抗是M Ohm级别的。
我FPGA时钟输出的路径是 PLL-ODDR2-全局时钟引脚，在电路中后面要带一个ADC，我想先看看时钟输出信号的质量，结果示波器上显示的很差，求解啊。感激不尽！

自顶啊！求大侠帮忙！

xilinx FPGA的话，可以在IO plane中设置IO的输出摆率和驱动电流

你问题最后解决了吗?我也遇到了相同的问题，请给我点提示，谢谢

   应该是示波器的问题，不用担心看到的信号质量不好。我把输出时钟供给ADC，ADC工作正常。我的时钟是用ODDR2输出的。

示波器不是可以调节接口阻抗的?

    可以的，我认为看这种信号应该是输入阻抗50欧，交流耦合