请问综合工具怎么综合`ifdef,比如synplify
时间:10-02
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是不是要设置什么东西?多个模块中用到了条件编译,总不能每个模块都要`define一次吧
新建一个define.v文件,里面内容:`define FPGA
然后把这个文件放到工程中和其他.v文件一起综合