求助：如何产生一个Verilog Test bench
时间：10-02
整理：3721RD
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我用的是Quartus II 软件，用Verilog编程，需要产生一个testbench来仿真。求大神帮助
之前用VHDL 时是通过 Processing--Star--Star Test Bench Template Writer就可产生一个VHDL 的Test bench以进行仿真
但用Verilog编程后就无法产生一个Verilog HDL 的Test Bench, 依照Processing--Star--Star--Test Bench Template Writer产生
的是一个VHDL 的Test Bench ， 所以就无法进行仿真了。
求高手指点，用Verilog写的程序，在Quartus II 中如何产生一个Verilog的Test Bench
之前用VHDL 时是通过 Processing--Star--Star Test Bench Template Writer就可产生一个VHDL 的Test bench以进行仿真
但用Verilog编程后就无法产生一个Verilog HDL 的Test Bench, 依照Processing--Star--Star--Test Bench Template Writer产生
的是一个VHDL 的Test Bench ， 所以就无法进行仿真了。
求高手指点，用Verilog写的程序，在Quartus II 中如何产生一个Verilog的Test Bench
自己新建一个.v文件就行了
.v应该不是Verilog的Test Bench的文件吧。VHDL的Tench Bench文件是.vht, Verilog的Test Bench 文件是?
先在Settings对话框中，选EDA tool settings -> Simulation, 设置仿真软件和Verilog HDL.
TB文件都是自己写的哦。
4楼正解，貌似只能针对顶层模块产生“*.vt”的测试文件，怎么针对其中的一个.v源文件产生测试文件我也没找到呢
4楼是对的，默认的是产生.vht的testbench, 通过设置后可以为systemverilog和verilog产生的都是.vt的testbench。
需要先设置类型，对应生成测试文件类型
用Verilog写的程序，在Quartus II 中如何产生一个Verilog的Test Bench
1 仿真还是用MODELSIM比较好。Quartus II只用编译版本
2 Test Bench 写法参考：http://blog.chinaunix.net/uid-23254875-id-3071838.html
3 去图书馆或书店打找一本 Verilog语法书，系统读一遍，打好基本功。夏宇闻的《Verilog 数字系统设计教程》可以参考下，也可以看别的