可不可以将一个edif型文件和一个.V文件一起综合？

由于可能要频繁改动一个工程中的一个verilog文件，其他的文件不改变。由于每一次综合整个系统需要花很久的时间，现在希望先把其他的文件综合出.edf文件，再和剩下的那个.V文件最后再综合一次。这样可能会省时间，并且不需要改动其他的文件，我觉得这样应该是可行的，请高手给一点指点，使小弟免走弯路，小弟在此先谢过！

    synplify和ISE貌似都有smart compile功能，没逻辑变化的.V文件会自动略过的吧。

不需要综合edf
只需要综合.v即可

    综合只能生成一个edf文件吧，难道要把这个v文件综合后生成的edf文件，与先前的那个edf文件拼在一起吗?这样可以吗?
    不知我理解您的意思没?

    对的，是这样的

   我的不是拼，是包含的一种关系，verilog里包含edf，这个怎么处理。

比如你的top.v中包含一个fifo.v以及其他module，你想把fifo.v综合成一个edf，以便以后综合。你需要将fifo.v单独建立一个工程进行综合，在综合工具选项中，要把”add I/O buffer"选项取消。
综合完之后，把生成的fifo.edf文件与其他*.v文件一起综合就好了。

比如你的top.v中包含一个fifo.v以及其他module，你想把fifo.v综合成一个edf，以便以后综合。你需要将fifo.v单独建立一个工程进行综合，在综合工具选项中，要把”add I/O buffer"选项取消。
综合完之后，把生成的fifo.edf文件与其他*.v文件一起综合就好了。

比如你的top.v中包含一个fifo.v以及其他module，你想把fifo.v综合成一个edf，以便以后综合。你需要将fifo.v单独建立一个工程进行综合，在综合工具选项中，要把”add I/O buffer"选项取消。
综合完之后，把生成的fifo.edf文件与其他*.v文件一起综合就好了。

   直接add source就行吗?  但是我这样加进去了，界面的左上角Source里的Design Source已经没有问号了，但Simulation Source里还有一个问号,询问了一下，好像Simulation不读edf，说不用管这个。然后我去综合，报错说找不到这个模块。模块的文件名什么的都一直，并且Design Source里的Hierachy已经识别了。   报的错就是not found “***_top”。

   我用的是Synplify综合生成的edf文件。

   可以是可以，不过后面par的时候还是很慢

说明目前这种增量编译技术还有待提高。
当把一个module编译成edf后，只是节省了synthesis的时间，后面PAR阶段仍然需要将这个module的内部以及接口同其他module一起进行PAR，所以对节约时间没有多大帮助。
还不如换台更强劲的机器来得快。