求一个用于zynq7000 ddr controller的pl master

最近在学习zedboard，需要用到zynq7000 ddr controller控制片外ddr3，可是不知道怎么用它的ddr controller，求一个pl master的verilog代码，能够把ddr conroller用起来，主要是实现视频数据的传输。看到有关资料有用cdma ip控制的，也有用vdma ip的，还有用dma ip的。可是都不是我想要的，不想用这些ip，因为以前有做好的用在Alteral FPGA上的master去控制ddr controller ip，就想把以前的master移植过来，可是zynq的ddr controller是AXI总线。
有没有大侠知道该怎么做才能让我以前的master能把zynq的ddr controller用起来?或者给我一个verilog范例也行，我看看根据范例的原理能不能改一下我的master。谢谢了，急用啊。

谢谢了

帮帮忙

貌似opencore上能找到的啊 ，你去搜搜

    没有啊，请问您找到了吗，链接能告诉我吗?

做个 axi转你的协议的桥，你原来的估计大部分就可以用。因为A和X还是有区别的，修改应该避免不了

    请问这个桥是一个ip吗?具体叫什么名字呢

  请问你找到了吗?我也是想用DDR controller，找到能分享一下吗?

    我用的是xilinx的IP核VDMA来控制他的，你是要实现什么功能呢?

虽然不懂，还是支持下

   能告诉我怎么做的吗 谢谢 zbchengfei@163.com 发下小工程呗