FPGA问题求助

时钟只跑20M，同一个ip在别的项目使用没有问题，但在一个项目FPGA验证中发现问题，抓信号发现给该ip的输入都是对的，抓到的该ip部分响应状态机不对，一个状态本来维持两周期，变成一周期了，用chipscope抓信号，查不出原因，怀疑是precision综合器将ip逻辑优化出问题了，目前是用precision综合网表后再用ise布局布线，求助高手帮我分析下

目前可以确定是状态机跳转条件早一周期满足，但是顺这条线索追查，推出输入又是对的，一时无措

代码贴出来呀   代码可能行大；
直接用他自己的综合工具综合一下呢?

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代码量很大，ise综不过

用其他的综合工具synpilfy试试，什么ip

同步设计还是异步设计，时序约束加的对吗

同步设计，约束加了，目前通过chipscope判断给ip的输入是对的，但经过一堆组合逻辑后可能釆错了，(ps使用资源将近70%)，有什么办法可以处理下?

可能是布线引起的，有没有什么方法处理下，如将16位宽的信号等长布线，或加一些约束?

求助高手

是不是要进行组合逻辑延迟的约束

建议先检查时序是否满足

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时序没有报eeror

我觉得小编至少可以将时钟和基本的总线或者状态跳转说明吧? 你这样问，别人很难帮到你啊。这种我觉得很大程度上是逻辑问题。容错性不足

学习下