各位好友大神帮忙写一写，谢谢
时间：10-02
整理：3721RD
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我想把一段简单的C语言转换成Verilog语言，自己写了一下，感觉太占用资源，不知道有没有更好的办法，谢谢大家。
if(std<1.5)
{
nse[0]++;
}
else
{
nse[1]++;
}
if(std<1.5)
{
nse[0]++;
}
else
{
nse[1]++;
}
量化位数都没有写
位数是16位的，就是怎么样写能够与节省资源，谢谢！
这么一点点程序，if else写下来就可以了
看看-0000
好久没看你发帖了啊！
恩，这段时间比较忙，就比较少上，在忙半个多余就可以了