FPGA新手,该用verilog 还是VHDL？

大家好，第一次发帖，希望得到大家的指点。
我是学医疗成像仪器的学生，需要用FGPA做一些控制工作，控制光源和探测器的移动，以及光源的关和开。
以前没用过FPGA，对于我来说是学verilog还是VHDL?因为我不是做微电的，听说过这么一个说法，如果做芯片
用verilog好，如果做一般的控制用VHDL好，在这里想听听大家的看法！
谢谢！

自己顶
大家好，第一次发帖，希望得到大家的指点。
我是学医疗成像仪器的学生，需要用FGPA做一些控制工作，控制光源和探测器的移动，以及光源的关和开。
以前没用过FPGA，对于我来说是学verilog还是VHDL好?因为我不是做微电的，听说过这么一个说法，如果做芯片
用verilog好，如果做一般的控制用VHDL好。在这里想听听大家的看法！
谢谢！

帮忙参谋一下，谢谢大家啊。
帮忙参谋一下，谢谢大家啊。

感谢楼上的回答。
估计我的程序应该不复杂。
虽然我不是做芯片的，但以后做项目难免会用到FPGA，所以想找一个合适我用的语言学一下。
有人说verilog和c语言比较像，而且VHDL快要淘汰了，有这回事吗?

谢谢！
谢谢！

lz如果有c基础用verilog应该比较容易 . 以前我也用verilog做过控制 现在所接触到的ip core 多是VHDL的

谢谢啦
了解了

那个学的快用哪个，到最后都差不多。

谢谢哈
谢谢哈

是学医疗成像仪器的学生，需要用FGPA做一些控制工作，控制光源和探测器的移动，以及光源的关和开。
以前没用过FPGA，对于我来说是学verilog还是VHDL好?因为我不是做微电的，听说过这么一个说法，如果做芯片
用verilog好，如果做一般的控制用VHDL好。在这里想听听大家的看法！

是学医疗成像仪器的学生，需要用FGPA做一些控制工作，控制光源和探测器的移动，以及光源的关和开。
以前没用过FPGA，对于我来说是学verilog还是VHDL好?因为我不是做微电的，听说过这么一个说法，如果做芯片
用verilog好，如果做一般的控制用VHDL好。在这里想听听大家的看法！

是学医疗成像仪器的学生，需要用FGPA做一些控制工作，控制光源和探测器的移动，以及光源的关和开。
以前没用过FPGA，对于我来说是学verilog还是VHDL好?因为我不是做微电的，听说过这么一个说法，如果做芯片
用verilog好，如果做一般的控制用VHDL好。在这里想听听大家的看法！

谢谢啦
谢谢啦。祝大家春节快乐！

我认为如果想要在FPGA这一块有所作为的话，最好两种语言都要学。可以先从VHDL入手，因其风格非常严谨，对初学数字设计的人很有好处。之后再学verilog，不学人生不完整，因为这样能利用的资料更多。在两种语言都学了的基础上，以一种语言为主打编程语言，另一种语言为辅助。这是我的个人意见哦

非专业的还是学VHDL

明白了
谢谢大家这么多的回复，我决定从VHDL开始入手了。

2样都学，先VHDL。

verilog比較容易上手，verilog+1

好了
已经开始学VHDL了，谢谢哈

FPGA和芯片是两个概念，请您分清楚，芯片设计要复杂得多。至于Verilog HDL还是VHDL，这应该问题不是很大，它只是一种语言，用于描述设计的，电路设计清楚了，只是表达方法不一样罢了。

我只是用FPGA做一些控制工作，不是做IC。
还有一点不明白：
看到实验室的一些同学用Quartus II 设计时不怎样用VHDL语言，他们都是用 block diagram/schematic 来设计。
这和用VHDL语言来设计有什么区别吗，难道不需要学VHDL这门语言?
还请高手详解。

用原理图还是HDL输入，取决于个人爱好，原则上原理图和HDL都可以描述任意电路。个人认为，大电路用HDL更好一些，小电路用原理图更清楚。

还有些不太明白
我看到还有一些同学在设计时，在diagram/schematic file 中用block去设计，规定好输入输出，然后在block的基础上用HDL去描述block的功能。请问，这是一种什么设计方法呢?也是原理图设计吗?
谢谢。

您说的是层次电路设计，同样可以用任意一中电路输入方法。

谢谢先
层次电路设计? 还是有点不明白。
在diagram/schematic file中，block(也就是楼上所说的层次电路设计)为什么和原理图设计在一个file中呢。
这里面中的block和VHDL语法中的block是一回事吗?
设计时可以把block 和 原理图放在一个文件里，然后再用VHDL去描述吗?
谢谢。

我是从vhdl上手的，开始时课堂上学习的是verilog，但是真是搞个小项目的时候却用的vhdl，我觉得vhdl语法较为严格，相对容易上手。无论用vhdl还是verilog感觉关键是理解语言背后描述的电路，所以从这个层面来讲我觉得vhdl好些，一旦上手后，建立了语言与电路的映射关系，用verilog也很容易。当然如果是写testbench则是另一回事了

个人感觉学VHDL比较好，学校里也多资料

还是这个问题，呵呵
在diagram/schematic file中，block(也就是楼上所说的层次电路设计)为什么和原理图设计在一个file中呢。
这里面中的block和VHDL语法中的block是一回事吗?
设计时可以把block 和 原理图放在一个文件里，然后再用VHDL去描述吗?
谢谢。

还一个问题
Megafunction是什么?在library里选择原件时，有这个东西，而且在很多地方都看到这个词了。

还有，在File->New中，Design Files 里有 Block Diagram/Schematic File.
                                  在Other File 里有  Block Symbol File.
都是Block, 有什么区别?

希望这两个问题和LS的问题一起得到解答。

谢谢！

verilog