latch 对dft的影响

大牛们帮忙解答下dft遇到的问题：
设计中用了很多的latch作为时序器件为了省面积，
所以做scan的时候latch没办法作为scan器件，因为
库里没有scan的latch。该如何处理这样的设计。

同问，请高手帮忙。

我也想知道，为何没有dft的latch，
latch不能加scan pin吗?

DFF不能加scan pin的，在compile -scan 就已經將SDFF替換的了DFF。

如果你自己手动加可以。

    没看懂。不好意思，能不能讲的详细一些。那在compile -scan阶段latch的问题就没有影响了吗?

我也想知道，为何没有dft的latch，
latch会违例

latch会打断scan chain，必须特殊处理，透明化处理。使enable端可控即可

latch也有专门的scan-latch，只是面积会比较大。
透明化只能针对两个FF间的latch用，很多个latch连锁的时候，透明化对时序威胁很大。

ddddddddddddddddddddddddddddddddddddddddddddd

frrrrrrrrrrrrrrrrrrrrr

由於ＤＦＴＣ做compile -scan時會將ＦＦ用scan FF取代
但latch沒有cell可以取代
因此對ＤＦＴ會有影響，如果無法控制與觀察的話，會降低test coverage
另外latch在ＳＴＡ時分析也也會有些影響

When u are doing ASIC design, latch is not prefer during gate simulation or called synthesis. U have to initialize all the registers at every block for designing combinational logic. And that is rule of thumb...

therefore, d flip-flop is often used in ASIC design, but there is a trade-off, d flip-flop is required more area than data latch...

剛好也想知道這方面的資訊啊

thanks a lot.