求助：FPGA在加载时的管脚状态

方案：使用的器件是DSP和Virtex5 FPGA。将DSP的GPMC接口和FPGA互联，DSP的GPMC接口和BOOTMode管脚是复用的。BOOTMode管脚外接拨码开关。上电之前，通过拨码开关，将BOOTMode设置为5’b01001，从而设置了DSP的启动方式。

故障现象：在上电后，DSP无法正常启动，读取BOOTMode状态，发现实际值为5’b11011。后来测量波形，发现在上电加载的这段时间（约44ms）里，BOOTMODE最高位的信号线上有2V左右的电压。加载完成后，电压降为0V。

临时解决办法：目前的解决办法是在FPGA加载之后，FPGA将DSP复位一次，重新Boot一次。

问题：在加载时，不知道FPGA管脚的状态是怎样的?以前理解应该是高阻态的，但是现在看，这段时间内会有一个固定电平，并且每一个IO的状态也不一致。应该如何解决?是否跟电源的上电顺序有关?

谢谢！

跟上电时序有关系，看V5的DC/AC特性那个手册。其中讲上电顺序要求那节，提了一句，如果按照推荐的顺序上电，可以保证引脚在上电期间是三态；如果按照别的顺序上电，不保证是什么特性。

看到了，谢谢！当时自己画原理的时候，参考的就是ML50x的的电源方案。不过有点不理解的是：ML50x的电源方案，并没有采用手册上推荐的VCCINT、VCCAUX、VCCO的上电顺序，不知道是出于什么考虑。

有些评估板的设计确实不是按照手册推荐的，可能得结合里面的软件来看。我们一般是对dsp的复位引脚用个较小的电阻（1k左右）外接下拉到地，等FPGA配置完正常启动后再释放dsp的复位信号，让dsp开始加载。

   谢谢了