关于verilog中函数的使用

请教大家一个问题，函数能够在参数定义时调用吗?比如定义了一个函数 function code；
然后在定义参数时调用，localparam  DATA = code(DIN），其中DIN也是一个parameter，可以这样用吗?

可以。把函数应以写在localparam  DATA = code(DIN）之前就可以。
你可以自己compile试试。

当然是可以的，就跟parameter A =2 ; localparam B = A*A；这种表达一样，无非就是给你算出个值

    谢谢😊