vivado后仿真出错了

时间：10-02 整理：3721RD 点击：

我用verilog实现了一个仲裁算法，在vivado下行为仿真功能正确，添加时钟约束，设置input_delay、output_delay约束后综合，时序也是收敛的，但是Run Post-Implementation Timing Simulation 后，结果出现了大量的未知状态，大家能不能说一下后仿真错误的原因。算法实现主要分为两个部分：前一部分是时序的，后一部分主要是组合逻辑，计算最终的结果的，问题会不会出现在组合逻辑部分，是的话怎么修改。

我遇到过vivado后仿时序不好但是上板测试能通过的。是不是后仿都用最坏的Corner进行，但实际情况有可能比这个好?不是特别清楚。

我没有分配具体的引脚，这个对后仿有影响没有?

肯定会有吧，至少会影响输入输出路径的时序吧?如果输入信号都打一拍，输出信号都是寄存器的话可能影响小一点

谢谢了，我回头试试看

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