vivado时序约束求教

时间：10-02 整理：3721RD 点击：

上面是我的时钟路径，CLKA是PLL之后经过BUFGCE的时钟；
我想要CLKB和CLKC是一个相位可以匹配的时钟，我对时钟的约束就只是是“cerate_generated_clock...divide_by 2...”
这样结果就是CLKB和CLKC从fpga输出之后相位不匹配了；请问有没有像DC弄成一个group那样的约束方法可以让这两个时钟可以相位匹配呢?
非常感谢！

求助~

通过选项-edge_shift标明相位偏移

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