DSP48E核乘以小数该怎么截位操作

时间：10-02 整理：3721RD 点击：

是这样，我的输入是16bit，希望输出还是16bit，乘以2的话，个别点会溢出，所以只能乘以一点多，但IP核定制没有这个小数方面的选项啊，该怎么操作呢?先谢谢大家

而且，奇怪的是，我在将输出位宽保证的情况下（输出按要求来，不指定位宽去截数），乘以3的结果是小于乘以2的，而且乘以3的值与乘以1的值相等。

自顶一下

FPGA内部的数据全是整数，如果是小数都是设计人员要先想好小数点在什么地方。举个例子
数A=16’b1101（数值为13），小数3’b101（假设小数点在第二位，数值为1.25），乘法的结果为19’b1000001。乘数的结果依然为2位小数。也即整数为10000=16，小数为01=0.25，所以结果为16.25

出现这个结果是因为补码的原因

谢谢，试试去

上一篇：XILINX MIG 问题
下一篇：Actel FPGA下载器问题？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类