XILINX MIG 问题

用xilinx公司的ip核MIG生成DDR2  SDRAM控制器，综合和translate都能过，MAP报错！求助！
         集成软件：ise12.2   综合工具：synplify pro   FPGA： Virtex-5           IPCORE :   MIG v3.5
         报错内容：ERRORack:1560 - The register "u_DDR/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/u_tri_state_dqs" has the property IOB=FORCE, but was not packed into the OLOGIC component. The output signal for register symbol.
"u_DDR/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/u_tri_state_dqs" requires general routing to fabric,but the register can only be routed to ILOGIC,IODELAY and IOB.

好像是xilinx的一个bug嘛，帮你查到了，你自己试下：
http://china.xilinx.com/support/answers/33891.htm
To work around this issue, you can add a save constraint in the MIG HDL to resolve this problem.
VHDL
Add the following to in ddr2_phy_dqs_iob.vhd:
attribute S : string;
attribute S of "dqs_oe_n_r" : signal is "TRUE";
Verilog
Add the following to in ddr2_phy_dqs_iob.v:
(* S = "TRUE" *)
before
wire dqs_oe_n_r;

    谢谢，这个解答之前就在官网上看过，试过这种办法，还是没用啊！
    现在问题定位在综合工具的问题，用ISE自带的XST综合MIG时不会报错！

你用MIG自己产生的ucf是可以解决这个问题的。

恩，LS MM说的对，你用MIG自己产生的UCF跟你综合的时候用的那个比一下。看看有没有什么不同的。
还有，你可以用synplify查看综合后的netlist，看看那个Path跟你的ucf里面制定的path有没有差异。
对了，用xilinx提供的方法加的这个属性，synplify是不是能够正确识别，也是一个需要确认的方向。

MIG生成的DDR2 SDRAM控制器

引脚分配的问题。使用默认引脚分配就没有问题。引脚分配规则看说明文档。