关于VHDL语言 综合 的一个小问题，求助

在 vhdl 中用 for 循环可以综合

在for循环中对 i 进行 加、减 的操作 可以综合。 例如

test1 ： for i in 0 to 7  generate
              a(i+1) <= b(i) and '1';
            end generate;

我的问题是，当for 循环中 对i进行乘操作是，能不能 综合，  例如
test1 ： for i in 0 to 7  generate
              a(i*3) <= b(i*4) and '1';
            end generate;

求 知道的大神  赐教！
感谢！

自己顶一下

自己顶两下

RTL级好像一般不建议使用for循环，直接写开可能好一些，消耗的资源是一样的，for循环综合后也是复制电路。
定值的乘法，好像预编译的时候就确定了，不会消耗资源；但是变值的乘法，会综合成乘法器。
没有这样用过，不知道回答的对不对，个人意见。

你的变量i的定义的类型是什么?，VHDL是可以直接利用*做数学运算的