用QSYS生成时只有时钟脚和复位脚？

使用QSYS时，用最简单的加个8位的并口用作输出驱动LED，无论S1与DATA_MASTER连与不连，最后生成出来的模块都只有两个脚，一个是时钟一个是复位，，，这是什么原因，怎么办，我怎么给它分配引脚?
在编辑QSYS时，并口的部分有个external_connection不过生成后并没有
软件用的是QUARTUS II 13.0SP1

刚找到原因，还是自己回答吧，在QSYS编辑界面中external_connection所在行的后面有一个地方写着click to export的点一下就好了，再生成的时候就有引脚了

自己动手，丰衣足食！

我也是找了半天才找到