Xilinx MIG v1.7 DDR3控制器调试时遇到问题，求解答

时间：10-02 整理：3721RD 点击：

各位大神好：小弟用的是Xilinx 7K325T的FPGA，用MIG1.7生成一个DDR3的控制器，用Xilinx自带的example_design综合实现后，上板子用chipscope调试时，发现DDR3的初始化和校验(initialization and calibration)都能通过，显示init_calbri_done = 1，且校验过程中无任何错误。但是，用chipscope进行无条件触发时，发现读回来的数好像总是晚半个时钟周期，即dbg_rddata_r = 64'h2020_2020_2020_2018, 64'h2828_2828_2828_2820。Traffic Generator采用默认模式工作（个人理解是addr_mode = sequential，data_mode = as address）。
请问有谁遇见过这种情况?我应该如何调试?需要飞线用示波器抓DQS信号么?

你好，我也遇到了类似的问题，你用的是自带的debug文件吗?在线等

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