关于用DC综合后的分频器

用verilog写了个分频器，用DC综合后，仿真的时候加了notimingchecks，但是发现source clk的时钟和分频出来的时钟沿对不齐，总是相差半个source clk时钟周期，这是怎么回事呢?

    代码和综合脚本放上来啊

是啊。代码发来啊

怪我太low了，功能仿真竟然忘了加+delay_mode_zero