ddr2读数据错误
时间：10-02
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FPGA上，ddr2用的第三方ip，跑20M，ddr读数据低16位正确，高位错误且不稳定，抓到的读dqs错误，有几位是长1，读数据错误，写操作时序都是对的，不知什么原因?求助高手
只加了时钟周期，输入输出延迟的约束
DDR有最低时钟限制吧
标题
CK和CK#时钟是40M,之前用另一个IP验证是对的，换了个ip,现在读数据不对
DLL处于失锁状态，还不如直接关了
标题
关掉后还是不对，四路dqs输入的相位不同，用同一个两倍频时钟釆会出错，导致读数据采样错误，可能我写的有问题，请教您这块应该怎么处理?