关于状态机优势的疑问

小弟最近有个疑问，用verilog描述同样的功能可以用状态机实现也可以不用状态机实现（暂且称之为“散逻辑”），两者通常可以相互转化，但我不清楚两种设计方式各有什么优势和劣势?请知道的哥哥姐姐赐教，谢谢！

追问：何时该用状态机?何时该用散逻辑?谢谢！

我觉得用状态机 清楚 好理解一点吧

如果从性能、资源、功耗的角度分析呢?

   没分析过

条条大道通罗马，但是总有些道路是布满荆棘的。
不论是从资源、性能等方面，还是逻辑清晰性、易维护性的方面考虑，状态机无疑是最佳的选择；
状态机是一种整齐划一的描述，相当于是一种“世界语”，大家一看就懂；
其它方法也可以，但是显然都是“方言”。

LS说的很有道理

   好的，谢谢。不过有相关的文章或书籍可以推荐我看看的吗?还是说这些是项目经验中的感受?

如果可以用“散逻辑”来写，说明状态机规模肯定不大，最终资源占用不会有太大区别的。
所以肯定用状态机。可读性、可维护性更好。

逻辑设计最好分为时序逻辑和组合逻辑，不要分为状态机和所谓的“散逻辑”。能用时序逻辑实现的，就不要使用组合逻辑。

同意楼上的观点