fpga 时钟管脚不够用，速率低的时钟能放到普通的io口上吗

可以的啊，超过多少我倒是不太清楚，不过我猜测要100M以上吧，我用lvds跑到了300M都没有事情的

具体看你跑的时钟频率多少了，放在普通IO口上，走的不是clock tree，skew比较大，对时序影响较大，如果你时钟频率不是很大的话应该是没什么大问题的。

没问题的

完全可以，你用的X还是A家的?

普通IO方时钟应该没有问题，至于有没有频率限制恐怕你要问问他们的FAE了
普通IO过来的时钟一样可以引到全局时钟线上，比如X的例化一个BUFG就可以吧普通IO的信号线放到全局时钟线上

    LVDS的时钟普通IO不行的吧?！

    也可以的，用LVDS只是为了抗干扰比较好而已，虽然用普通的IO有可能跑不到300M，但是我觉得至少100M没有问题的

哦，谢谢回复！
有可能是我没太仔细看。
之前用Altera的板子，似乎对LVDS的时钟输入和输出有些限制。
水平和垂直的IO还有些不大一样。
我再细细看看先

    恩，是的，有限制的，比如有的BANK只允许LVDS输出等等，你看看吧

可以，但是建议不要跑快的时钟，20Mhz还可以，再快了skew变差。

努力学习中~谢谢！