xilinx VC709 PLL问题

时间：10-02 整理：3721RD 点击：

在做一个系统整体设计时，资源BRAM占用比较多的情况下，全局时钟一共有五个，VC709开发板系统时钟200M，两块DDR产生的用户时钟（都设置的125M），以及PLL产生的两个时钟50M和160M；当系统编译时如果PLL不生成这个160M时钟，程序可以正常编译过去，而当PLL生成这个时钟时，系统在route_design时会提示没有布线成功，这是全局时钟网不够的问题么?
急求回复！

上一篇：新手提问关于assign语句延迟的问题
下一篇：求个tcl脚本

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器