新手提问关于assign语句延迟的问题

assign #10 left=right； 中如果右边的数产生变化为1后在8个延迟后又变化为0，为什么会重新进行延迟计算，并且1不会被赋值，而在8个延迟单位之前变化的数据会无缘无故消失掉?请问下这个延迟可以表现在具体的电路中吗?器件中的延迟不是只会将信号延后吗?如果不能表现出来的话那这个延迟真的有意义吗?

   assign #10 left=right；
这句话的verilog语言的解释是：
第一步：把right赋值给left，可是left并未变化（left=0事件，只是把赋值这个事件放到即将要执行的queue中）
第二步：什么时候执行呢，#10之后执行。
在这其中，所有right的变化都会发生一个赋值事件（left=1事件），被push进即将要执行的任务的队列（queue）中。所以#8的时候变化的赋值也会被push进去
所以最后，当执行到#10这个时间的时候，这句赋值语句执行了两个事件，
第一个事件left等于1，第二个事件left=0.
综上结果是left=0，你不会看到left=1（波形图上不会看到，不代表没发生过）

该延迟只有在仿真中有作用，模拟激励的延迟。

很好！谢谢

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