如何在vcs文件中产生.vcd格式的文件

在你的testbench 中加入如下：
initial
begin
$dumpfile ("xxx.vcd");
$dumpvars(0,testbench_modulename.top_module_instancename);
end

嗯，谢谢楼上的哈！还要添加dumpon 和dumpoff的命令啊，我昨天也弄出来了，是准备做power optimizition 的

initial
     begin
         $dumpfile("AGC_CON.vcd");
         $dumpvars(0,AGC_CON.clk);
         $dumpvars(1,AGC_CON.rst_n);
         $dumpvars(7'd121,AGC_CON.LNA_U);
         $dumpvars(7'd41,AGC_CON.LNA_D);
         $dumpvars(7'd112,AGC_CON.VGCF_U);
         $dumpvars(7'd72,AGC_CON.VGCF_D);
         $dumpvars(7'd88,AGC_CON.PGA_U);
         $dumpvars(7'd80,AGC_CON.PGA_D);
         $dumpvars(5'd5,AGC_CON.TH);
         $dumpvars(0,AGC_CON.LNA_RSSI);
     end
     
     initial    // initial the clk
     begin
         $dumpon;
         forever #(clk_cycle/2) clk <= ~clk;
        $dumpoff;
     end
记得在其他地方加入#(500*clk_cycle) $stop;
嗯嗯，就是这样的

谢谢，学习了

    请问修改test_bench 后，编译所有verilog 文件后，就自动生成vcd文件，还是还要输入什么命令?