FPGA项目记录1--MCU验证

这两周一直在研究脚本运行verilog文件，和在ise中直接导入文件列表。还有告诉大家，ise中添加文件(不是添加复制)，如果后来打开ise，但是打不开.xise，一点打开.xise就退出ise了，说明很可能是某些文件没有权限读取。改改权限，重新打开就好了。
   ISE中导入文件列表：
ise 中 ，用脚本运行，可以添加file lists。source tcl_file
tcl_file中的内容：
  xfile add test.v
  xfile add test1.v
project set "Verilog Include Directories" "/home2/ligang/project/|/rtl/rtl_com/parm|/rtl/rtl_com/parm" -process "Synthesize - XST"   #是包含文件的路径

读文件速度有点满，会卡一会
对了，包含文件可以直接用xfile add  include.v包含进来，很方便的。可是遇到一个问题就是，有些包含文件读进来了，可是到不了ise的include包下面去，必须要add copy才行(我们的代码都是通过filelist文件，指向专门放rtl的地方，不是copy到工程里面来)。让我很郁闷。

文件多了，会有点卡，我导入100多个文件，还有几十个include文件，在服务器上大概要卡2分钟。大家有问题，可以在这里提问，大家相互学习。

   对了，包含文件可以直接用xfile add  include.v包含进来，很方便的。可是遇到一个问题就是，有些包含文件读进来了，可是到不了ise的include包下面去，必须要add copy才行(我们的代码都是通过filelist文件，指向专门放rtl的地方，不是copy到工程里面来)。让我很郁闷。