求助怎样用vcs和verdi联合仿真看中间变量

用Verilog写了一个testbench，想用Verdi看波形，现在顶层文件是testbench，底层文件是原有module，但是有个问题是用vcs编译testbench之后只能观察IO口波形，看不了原来module中间变量的波形，请问怎样才能看中间变量波形，或者monitor出来也行，要改代码怎么去改?

tb中，$dumpvar (0, top);