verilog如何实现底层与顶层module采用不同timescale值

你在每一个module都定义一个timescale 就可以了

在需要100ps/100ps 的RTL代码的module之前使用
`timescale  100ps / 100ps
然后在endmodule 后使用
`timescale  1ns / 1ps 切换回来

   那样会选择最小的时间单位与时间精度的

   我试了一下，好像还是不行啊，还是选择最小的时间精度跟单位的。用的VCS。

   我试了一下，好像还是不行啊，还是选择最小的时间精度跟单位的。用的VCS。

单位应该是可以切换的 但精度是统一使用最小的

   明白了，十分感谢

   明白了，十分感谢

   明白了，十分感谢

The time_precision argument specifies how delay values are rounded before being used in simulation.The values used are accurate to within the unit of time specified here, even if there is a smaller time_precision argument elsewhere in the design.
The smallest time_precision argument of all the`timescale compiler directives in the design determines the precision of the time unit of the simulation.

非常个感谢