一个关于锁存问题的代码
时间：10-02
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always@(posedge clk_in)
begin
if(clip_out<8)
data_out1<=data_in1;
else if((clip_out>=10)&&(clip_out<200))
data_out1<=dout1;;
end
当clip_out为9的时候是保持前一状态吗，还是处于未知态例如先前clip_out为7，结果是7时的那个状态，先前是10，结果是10的那个状态，但是还是处于未知态，求解答。仿真效果是锁存效果，但是FPGA却是处于未知态，求大神解答
begin
if(clip_out<8)
data_out1<=data_in1;
else if((clip_out>=10)&&(clip_out<200))
data_out1<=dout1;;
end
当clip_out为9的时候是保持前一状态吗，还是处于未知态例如先前clip_out为7，结果是7时的那个状态，先前是10，结果是10的那个状态，但是还是处于未知态，求解答。仿真效果是锁存效果，但是FPGA却是处于未知态，求大神解答
锁存效果，保持前一状态
查看图像的时候出现的却是未知态，不知道为啥
查看图像是什么意思?去看FPGA综合出来的电路，寄存器用的什么单元，分析一下就知道了
看FPGA图像视频的效果，存在未知态
如果你确定是这个寄存器的问题，你可以改改RTL试一下
加入等于9时，out<=out的逻辑。
不过从你描述看，不是这里的问题，你需要继续debug
clip_out为9时，两个if条件都不满足，就应该保持前一状态