数字电路的综合问题

本人在用服务器做DAC的数字电路部分，发现在综合前RTL的功能验证正确，但综合后，生成的网表文件通过了  形式验证，做PT时，有很多违例，vcs动态仿真结果页只有输入信号，输出信号几乎都为NA值（不知道这是什么值）；之后直接用综合后的网表文件画了版图，进行了vcs后仿，结果却是对的Report : timing
        -path_type full
        -delay_type min
        -max_paths 1
        -transition_time
Design : top_interpolator
Version: C-2009.06-SP3
Date   : Thu Jul  9 21:39:49 2015
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  Startpoint: reset (input port)
  Endpoint: CIC/cha_zhi3/count_reg
               (removal check against rising-edge clock clk)
  Path Group: **async_default**
  Path Type: min
  Point                                          Trans       Incr       Path
  -----------------------------------------------------------------------------
  clock (input port clock) (rise edge)                       0.00       0.00
  clock network delay (ideal)                                0.00       0.00
  input external delay                                       0.00       0.00 r
  reset (in)                                      0.00       0.00       0.00 r
  CIC/reset (ling_jie)                            0.00       0.00       0.00 r
  CIC/cha_zhi3/reset (cha_ling_zhi2)              0.00       0.00       0.00 r
  CIC/cha_zhi3/count_reg/SN (JKFFSX1)             0.00       0.00       0.00 r
  data arrival time                                                     0.00
  clock clk (rise edge)                           0.00       0.00       0.00
  clock network delay (ideal)                                1.00       1.00
  clock uncertainty                                          1.75       2.75
  CIC/cha_zhi3/count_reg/CK (JKFFSX1)                                   2.75 r
  library removal time                                       0.17       2.92
  data required time                                                    2.92
  -----------------------------------------------------------------------------
  data required time                                                    2.92
  data arrival time                                                     0.00
  -----------------------------------------------------------------------------
  slack (VIOLATED)                                                     -2.92

Startpoint: CIC/cha_zhi3/chazhi_hou_reg[0]
               (rising edge-triggered flip-flop clocked by clk)
  Endpoint: CIC/delay_line2_0_reg[0]
               (rising edge-triggered flip-flop clocked by clk)
  Path Group: clk
  Path Type: min
  Point                                          Trans       Incr       Path
  -----------------------------------------------------------------------------
  clock clk (rise edge)                           0.00       0.00       0.00
  clock network delay (ideal)                                1.00       1.00
  CIC/cha_zhi3/chazhi_hou_reg[0]/CK (DFFRHQX1)
                                                 -0.01       0.00       1.00 r
  CIC/cha_zhi3/chazhi_hou_reg[0]/Q (DFFRHQX1)     0.00       0.32 *     1.32 f
  CIC/cha_zhi3/U31/Y (DLY4X1)                     0.00       1.06 *     2.38 f
  CIC/cha_zhi3/U30/Y (CLKBUFXL)                   0.00       0.31 *     2.70 f
  CIC/cha_zhi3/chazhi_hou[0] (cha_ling_zhi2)      0.00       0.00 *     2.70 f
  CIC/delay_line2_0_reg[0]/D (DFFRHQX1)           0.00       0.00 *     2.70 f
  data arrival time                                                     2.70
  clock clk (rise edge)                           0.00       0.00       0.00
  clock network delay (ideal)                                1.00       1.00
  clock uncertainty                                          1.75       2.75
  CIC/delay_line2_0_reg[0]/CK (DFFRHQX1)                                2.75 r
  library hold time                                         -0.05 *     2.70
  data required time                                                    2.70
  -----------------------------------------------------------------------------
  data required time                                                    2.70
  data arrival time                                                    -2.70
  -----------------------------------------------------------------------------
  slack (MET)                                                           0.00

  Startpoint: filter_in[1]
               (input port)
  Endpoint: Compensantor/delay_reg[0][1]
               (rising edge-triggered flip-flop clocked by clk16)
  Path Group: clk16
  Path Type: min
  Point                                          Trans       Incr       Path
  -----------------------------------------------------------------------------
  clock (input port clock) (rise edge)                       0.00       0.00
  clock network delay (ideal)                                0.00       0.00
  input external delay                                       0.00       0.00 f
  filter_in[1] (in)                               0.06       0.02       0.02 f
  Compensantor/filter_in[1] (compensantor)        0.00       0.00 *     0.02 f
  Compensantor/delay_reg[0][1]/D (DFFRHQX1)       0.00       0.00 *     0.02 f
  data arrival time                                                     0.02
  clock clk16 (rise edge)                         0.00       0.00       0.00
  clock network delay (ideal)                                0.00       0.00
  Compensantor/delay_reg[0][1]/CK (DFFRHQX1)                            0.00 r
  library hold time                                         -0.04 *    -0.04
  data required time                                                   -0.04
  -----------------------------------------------------------------------------
  data required time                                                   -0.04
  data arrival time                                                    -0.02
  -----------------------------------------------------------------------------
  slack (MET)                                                           0.05

  Startpoint: CIC/cha_zhi2/chazhi_hou_reg[0]
               (rising edge-triggered flip-flop clocked by clk2)
  Endpoint: CIC/delay_line1_0_reg[0]
               (rising edge-triggered flip-flop clocked by clk2)
  Path Group: clk2
  Path Type: min
  Point                                          Trans       Incr       Path
  -----------------------------------------------------------------------------
  clock clk2 (rise edge)                          0.00       0.00       0.00
  clock network delay (ideal)                                0.00       0.00
  CIC/cha_zhi2/chazhi_hou_reg[0]/CK (DFFRHQX1)
                                                 -0.01       0.00       0.00 r
  CIC/cha_zhi2/chazhi_hou_reg[0]/Q (DFFRHQX1)     0.00       0.32 *     0.32 f
  CIC/cha_zhi2/chazhi_hou[0] (cha_ling_zhi1)      0.00       0.00 *     0.32 f
  CIC/delay_line1_0_reg[0]/D (DFFRHQX1)           0.00       0.00 *     0.32 f
  data arrival time                                                     0.32
  clock clk2 (rise edge)                          0.00       0.00       0.00
  clock network delay (ideal)                                0.00       0.00
  CIC/delay_line1_0_reg[0]/CK (DFFRHQX1)                                0.00 r
  library hold time                                         -0.04 *    -0.04
  data required time                                                   -0.04
  -----------------------------------------------------------------------------
  data required time                                                   -0.04
  data arrival time                                                    -0.32
  -----------------------------------------------------------------------------
  slack (MET)                                                           0.37
即版图画好后，再做静态时序仿真时，会有一个违例，其他都正常，但我直接进行vcs动态仿真时，波形却可以正常输出。那我前面综合后仿真不通过，以及静态时序仿真PT有多个违例，还要不要处理，本人刚由模拟电路转到数字电路，很多都不熟悉，特别是DC综合这部分，希望各位能帮帮忙，谢谢了！

标题

    确认约束是对的，那么处理版图后的违例就好。综合后的很多信息不真实，看你很多违例很小，真正pr后fix了

   pr后fix是什么意思啊，那我现在综合后静态时序有违例，动态结果出不来，大概怎么解决

首先确认所有的时序约束是否正确?是否存在遗漏的约束?
然后时序分析是布局布线后的为准，综合后的缺乏寄生信息

首先你发错版块了，有“后端设计“版块！
其次你贴的时序报告违例是触发器的异步信号时序违例，并且是复位端！
如果你查多几个综合脚本，应该会发现复位信号基本都是set_flase_path的，也就是不分析！
因为分析是没有意义的！只有在APR时才考虑驱动问题！

顶一下，大神有好多，，，，，，