Verilog 计数器 波形仿真
时间：10-02
整理：3721RD
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求助Verilog 计数器 波形仿真，在执行到31时会突然变成[] ！ 之类的符号如图，我定义也给了8bit，请问问题出在哪了?程序设置?
应该是程序设置有问题，与位数无关，因为加到一定后会回零的
这个是数制设置问题，设置成无符号整型就可以了
在波形窗口设置成无符号整型试试
能说下为什么会这样呢
已经弄好了，非常感谢！
已经弄好了，非常感谢！
怎么解决的啊