请教一个关于FPGA时序报告的问题

对于一个多时钟（一个源时钟120M，其他时钟都是经dcm或计数器分频得到的）系统，时序报告中的最大时钟频率代表的是什么物理意义?我的设计里面有用到了一个50M的时钟，但时序报告给出的最大时钟频率是34M，没有报错。我只对时钟周期进行了约束。STA初学者，求不吝指教

学习中  来看看

你设计里至少有一个路径单最大只能跑到34M，就是这个意思。