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FPGA输出差分时钟

时间:10-02 整理:3721RD 点击:
最近有个疑问,ALTERA FPGA中的PLL怎么输出一对差分时钟呢?需要在megawizard中生成ALTLVDS模块不,如果需要怎么配置这个模块?求解……

不需要设置的,直接设置为LVDS引脚就可以了


Thank you,已经搞定了

请问怎么解决的?

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