fpga写emif接口程序的相关问题，希望做过的给个解答
时间：10-02
整理：3721RD
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我根据emif和fifo的时序，写了一个接口程序，但是采样出来的数据分析， 发现有时候会没有采样到rd_en信号，导致不能把fpga的数据读出来，emif给fpga的时钟频率是160mHZ,我想问的是这种漏采信号能不能通过时序约束避免，我看了很多资料没有提到emif对时序约束的要求，还有就是emif和fpga通信，频率能达到多大
跑这么高速啊?如果数据量过大可以用其它接口啊如PCIE，RapidIO等。
讨论方案的时候选择的emif，只是时钟比较高，但是真正跑下来，emif读出数据的频率只有10M多一点，能不能再提速呢，dsp那里需要改什么能使emif速度提上来
导师让我实现FPGA与DSP之间用EMIF传输数据呢，Aurora出来，经过FIFO，然后EMIF传给DSP....还木有头绪呢