计数器使用原则

时间：10-02 整理：3721RD 点击：

FPGA代码最常使用的功能模块是哪个呢?是状态机、乘法器、加法器、计数器?答案就是计数器！几乎我们的每个设计都要用到计数器，用来计算接受或发送了多少个数据，用来衡量用了多少时间，用来做选择信号等等。可以这么说，只要掌握了计数器的设计精髓，也就基本上掌握了FPGA。
但同学们使用计数器很多都比较随意，例如初始值随便给，加1减1条件混乱、计数结束条件不明确等，甚至还有本来要计8个数，结果计到了9个，但又觉得无所谓等等。这些都是不规范的使用方法。不规范的计数器，不仅使代码杂乱、冗余，而且使调试和定位问题变得非常困难。
明德扬总结出一个使用计数器使用的原则，大家按照这个原则设计计数器，既不费神，又方便阅读和定位。
本节课讲述计数器的使用原则，请同学们按照这个原则进行设计。本章后面将是一系列由浅至深的练习，让同学们逐步掌握设计精髓。

多谢了，尽然还有视频

这个好，非常感谢

上一篇：懂Verilog的请戳进来看一下帮帮忙
下一篇：想问altera ip使用license问题

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类