DC综合VHDL，不能例化单元库的cell

时间：10-02 整理：3721RD 点击：

VHDL中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;
analyze报错：Error： Name BUFX1 is unknown。
link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件?

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