微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > quartus ii中fir滤波器ip核设置问题

quartus ii中fir滤波器ip核设置问题

时间:10-02 整理:3721RD 点击:








当时钟和采样设置为4乘以10的6次方hz时候,为啥第二幅图看不到滤波器的图形。将时钟和采样设置为40乘以10的6次hz方时候,第四幅图会有滤波器的图形。我最开始用fdatool生成滤波器系数的时候采样频率是4乘以10的6次方。这里让我很疑惑,希望懂的朋友能解答下为啥会出现这种情况

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top