Spartan6 DDR3用户接口地址和物理层地址问题

时间：10-02 整理：3721RD 点击：

最近在调试Spartan6的硬核DDR3，想写一个fifo接口程序，但是有些疑问，我使用的DDR3是64MX16bit的（实际地址应该为addr[25:0]），用mig核生成的地址位为：c3_p0_cmd_addr[29:0]。不知道在写程序的时候这个地址跟物理层的地址怎么对应起来，希望大神们能讲解一下，非诚感谢！

上一篇：谁有电子版的Verilog HDL指令手册,请上传分享
下一篇：DDR单拍操作效率

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器