微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > DDR PHY的讨论

DDR PHY的讨论

时间:10-02 整理:3721RD 点击:
小弟现在准备做DDR PHY的设计,请各位懂得大牛和不懂的小牛纷纷光临指导,一起讨论,一起进步



    自己顶一下,牛人快快现身啊

PHY主要是模拟设计。数字都是边带的。



    模拟的只是PLL吧,对于频率要求不高的话是可以用数字的啊

我也不太懂,愿意和你一起学习

先讨论下DDRPHY的功能吧

DDR PHY普遍是数字的。



   恩恩



   模拟的主要是PLL吧


其中也需要PLL吧,除了PLL好像都是数字


PHY就是控制器和SDRAM的接口,用来实现数据和命令的时序对准等



   数字DLL性价比超过模拟DLL。在DDR PHY上没有必要用模拟DLL。



恩恩,是的,我现在就打算做数字的PHY,大牛您了解不



    我不是大牛。有问题可以一起讨论。



   恩恩,这个DDR 的PHY 终究来说是要满足DDR的读写、命令的时序要求,但是为什么我现在还没搞懂



因为DDR频率高,时序难做,所以在DDR控制器后增加PHY。接口时序由PHY负责,这样系统就简单了。所以在低频的SDR或DDR一代都可以没有PHY。

不太懂,好像涉及到DLL,欢迎随时更新进展,大家学习学习!


是啊,看了一个多星期了,感觉主要就是读写数据通路,和时钟域转换,时钟上下沿传输转换等,但是具体的细节还得好好弄懂

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top