FPGA EP1C3T144C8 资源使用43% 很多逻辑被优化掉了怎么办？
时间：10-02
整理：3721RD
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用EP1C3T144 做了个东西，发现有时候编译出来，逻辑执行不正确试了那个 speed area balanced 优化选项，好像不起作用，大侠们，怎么办啊?怎么去掉优化选项呢?
优化选项不会导致功能的变化吧?如果资源充足的话可以选择优化速度，这样会比较稳定。建议还是检查一下逻辑设计有没有问题。
好的 谢了，我再看看设计问题，编译完了，报 worst-case setup slack is -44.703, worst-case hols slack is -2.485, 我用的 50MHz时钟，是不是这个问题导致的呢?
还有一个警告，timing request not meet,不知道是不是这个原因
设计问题
好的 谢谢，我再看一下