新手问一下PLL中的PFD的死区时间怎么确定？着急！ (无内容)

[求助]新手问一下PLL中的PFD的死区时间怎么确定?着急！ (无内容)
应该是PFD中的dead zone吧，实际上是环路不能对过小的相位差产生正确的反应。
目前我所知道的办法是增加PFD的两个输出up和dn相与后送给PFD两个输入寄存器的复位端着个通路的延迟，保证PFD输出的脉冲宽度大于一定的值（10ps)左右即可解决这个问题。

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刚才没看清楚问题，呵呵
应该是依据你选用的charge pump的开关时间来确定，要大于charge pump的开关时间。

应该看你用什么结构的PFD吧

我只是大概觉得，不过如果是ADPLL，那么应该由系统最小的时钟决定吧?亦即能刺激到后面的K或者nm计数器的最小差?
请大家指点，这个问题没好好考虑过～

还有更好的答案嘛?

    厉害！我最近也是在纳闷，到底多大的deadzone才是合适的呢。我是工作在10MHZ的情况下，然后一开始没有考虑这个问题，deadzone是200ps左右，感觉够了，但是真的接上CP的时候，好像又不行了。

求问各位大神都是怎么在cadence里面仿出PFD的dead zone的啊