困惑，xilinx mig ip核中的时钟
时间：10-02
整理：3721RD
点击：
由于要调试ddr3，因此看了mig ip核的资料，在vivado中生成了mig核，但是最其中的一些时钟、频率有些困惑，列举出来向大家请教下。1 clock period选项和PHY to controller clock ratio选项。
clock period指的是DDR的读写时钟，即工作时钟。从资料上得知PHY的时钟与DDR的读写时钟一样，用户的控制时钟是PHY的时钟的分频。
2 input clock period选项 ：值得是mig核中pll模块的输入时钟。
3 system clock ：系统时钟 可以单端和差分输入
4 ref clock ： 参考时钟，可以单端、差分和no buffer输入。
我的理解：若fpga外部有一对差分输入的时钟源clk_p、clk_n，我将差分时钟连接到ref clock，ref clock是mig中的pll模块的输入时钟吗?由pll模块输出的时钟是DDR的读写时钟吗?system clock是什么意义，该时钟应该怎样连接?我可以将clk_p、clk_n经过DCM输出的时钟作为system clock吗?
clock period指的是DDR的读写时钟，即工作时钟。从资料上得知PHY的时钟与DDR的读写时钟一样，用户的控制时钟是PHY的时钟的分频。
2 input clock period选项 ：值得是mig核中pll模块的输入时钟。
3 system clock ：系统时钟 可以单端和差分输入
4 ref clock ： 参考时钟，可以单端、差分和no buffer输入。
我的理解：若fpga外部有一对差分输入的时钟源clk_p、clk_n，我将差分时钟连接到ref clock，ref clock是mig中的pll模块的输入时钟吗?由pll模块输出的时钟是DDR的读写时钟吗?system clock是什么意义，该时钟应该怎样连接?我可以将clk_p、clk_n经过DCM输出的时钟作为system clock吗?
1.ref clock不是mig中的pll模块的输入时钟，ref clock是给IDELAYCTRL用的，固定接200MHz或者300MHz；
2.pll输出的时钟不是DDR的读写时钟；
3.system是PLL模块的输入时钟。
手册ug586上时钟结构有的啊，仔细看下就理解了。
非常感谢，该看文档了
ref_clk可以用较低频率的差分时钟吗?比如60m。我可以用dcm产生的时钟用作mig ip核的system clk吗?