FGPA时序问题
时间：10-02
整理：3721RD
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刚刚学习FPGA，看到时序分析时，就纳闷一个问题，为什么前一级的数据传输到后一级时，必须在下一个时钟上升沿做分析，而不能在下下个分析呢?用数学的话说，T（延迟）+T（建立时间）<n *T(时钟周期)，为什么默认n=1，而不能为2，3···
可以啊，看你设计需不需要啊，有multicycle的
一般的同步设计不涉及到multi cycle的话，就是下一个周期。
长知识了