向各位大大们求教verilog编程的问题
时间：10-02
整理：3721RD
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两个reg型变量c1和c2相除，可以直接c0<= c1/c2 这样写吗?
不可以
仿真可以，如果有IP除法核，或RTL或许能可以。
那该怎么编写啊，求指教！
百度，移位除法器
C1,C2都是变量吗?
这个要看综合工具里有没有对应的库了，但速度一般不高。如果速度要求高的话，还是移位多拍做比较好
说明一点，你对你设计的电路，根本不熟悉。只是把verilog当成软件代码在写。